第5世代3次元フラッシュメモリ「BiCS FLASH™」の開発について

2020年1月31日
キオクシア株式会社

3次元フラッシュメモリ「BiCS FLASH™」の製品写真

当社は、3次元フラッシュメモリ「BiCS FLASHTM」の第5世代となる112層積層プロセスを適用した製品を試作し基本動作を確認しました。本試作品は512ギガビット(64ギガバイト)の3ビット/セル(TLC)で、2020年 第一四半期にサンプル出荷を開始する予定です注1。引き続き需要拡大を続けるデータセンター向けSSD、エンタープライズSSDやPC向けSSD、スマートフォン等向け製品への展開はもとより、5Gネットワーク、人工知能(AI)、自動運転などによって喚起される新たな需要にも対応していきます。

今後、112層積層プロセスを用いた1テラビット(128ギガバイト)TLC製品をはじめ、1.33テラビットの4ビット/セル(QLC)製品等の製品化も計画しています。
 

本試作品は、回路技術やプロセスを最適化することでチップサイズを小型化し、96層積層プロセスを用いたBiCS FLASHTMのメモリセルと比べて単位面積あたりのメモリ容量を約20%向上しました。これにより1枚のシリコンウェハーから生産されるメモリ容量を増やし、ビットあたりのコスト削減を実現しています。更にインターフェース性能は50%向上し、プログラム性能やリード性能の高速化も実現します。
 

当社は、2007年に3次元積層構造を用いたフラッシュメモリを世界で初めて公表注2しており、今後も継続して求められるメモリの大容量化、小型化など多様な市場のニーズに応えるためフラッシュメモリの開発を進めていきます。
 

なお、第5世代3次元フラッシュメモリプロセスを用いた製品は、ウエスタンデジタルコーポレーションと共同で開発しました。今後、当社四日市工場(三重県)、および北上工場(岩手県)での製造を予定しています。
 

 

注1  本サンプルは一部未評価の部分があります。また、今後、仕様の変更を行う場合があります。

注2  2007年6月12日当社発表資料。

社名・商品名・サービス名などは、それぞれ各社が商標として使用している場合があります。

*本資料に掲載されている情報(製品の価格/仕様、サービスの内容及びお問い合わせ先など)は、発表日現在の情報です。予告なしに変更されることがありますので、あらかじめご了承ください。

PAGETOP